スタティック型メモリセル

Static memory cell

Abstract

(57)【要約】 【課題】スタティック型メモリセルの微細化およびその 動作の高速化と動作の安定性向上を容易にする。 【解決手段】1対の転送用MOSトランジスタ、1対の 駆動用MOSトランジスタおよび1対の負荷素子とを有 し、そのセルパターン配置の構造が点対称型のスタティ ック型メモリセルにおいて、1対の転送用MOSトラン ジスタのゲート電極に接続する1本のワード線と1対の 転送用MOSトランジスタの拡散層にそれぞれに接続す る2本のビット線とが転送用および駆動用MOSトラン ジスタの上層部に層間絶縁膜を介して配設される。ま た、1対の駆動用MOSトランジスタスタおよび1対の 駆動用MOSトランジスタの形成される1対の素子活性 領域、あるいは、そのゲート電極が、ワード線およびビ ット線に対して傾斜するように形成される。
PROBLEM TO BE SOLVED: To make the operations of an SRAM cell faster and stable, by wiring a word line connected to a gate electrode and bit lines connected to a diffusion layer in the upperlayer sections of a MOS transistor for transfer and a MOS transistor for drive through an interlayer insulating film. SOLUTION: Bit lines 10, 10a, 10b, and 10c, etc., are arranged on MOS transistors constituting an SRAM cell through an interlayer insulating film. In addition, a word line 11 and grounding lines 12 and 12a are arranged on the interlayer insulating film provided on the bit lines 10, 10a, 10c, and 10c. The word line 11 and the grounding lines 12 and 12a are formed by patterning the same conductive layer, and one word line is arranged to one SRAM cell. In addition, the area in which the grounding lines and bit lines overlap upon another through the interlayer insulating film is reduced. Therefore, the size of the SRAM cell can be reduced very easily and the parasitic capacitances of the bit lines are reduced. In addition, the operating speed of a semiconductor mounted with the SRAM cell can also be increased easily. COPYRIGHT: (C)1998,JPO

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