Clock signal generating circuit

クロック信号生成回路

Abstract

(57)【要約】 (修正有) 【課題】 FSK復調で得た1ビットの長さが一定しな い二値化信号に同期したクロック信号を生成する。 【解決手段】 FSK復調によって得られた復調二値化 信号のエッジを検出する手段61と、半周期パルス信号 によって1から7までをカウントすると共に、カウント 値が2又は3であり、復調信号の立ち上がり及び立ち下 がりが検出された時はカウントを1回分休止し、カウン ト値が4であり、立ち上がりが検出された時はを1回分 休止し、カウント値が4で、立ち下がりが検出された時 は計数値を+2アップし、カウント値が5又は6で、立 ち上がりまたは立ち下がりが検出された時は計数値を+ 2アップする2進計数手段62からバイフェーズクロッ ク生成回路6を構成し、最小ビットから3ビット目の出 力をバイフェーズクロック信号として出力する。
PROBLEM TO BE SOLVED: To generate a clock signal synchronized with a binarized signal having the non-fixed length of one bit provided by FSK demodulation by providing a binary counting means having a specified function. SOLUTION: A binary count means 62 counts decimal values from '1' to '7' corresponding to a semicyclic pulse signal bothedg. When the count value is '2' or '3' and the rise and fall of demodulated signal (binarized signal) bidata are detected by an edge detecting means 61 and when the count value is '4' and the rise is detected, the binary count means stops count-up once. When the count is '4' and the fall is detected and when the count value is '5' or '6' and the rise or the fall is detected, the count value is counted up for +2. The output of binary count means 62 from the minimum bit to the 3rd bit is outputted as the clock signal.

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